近期，清華beat365李正操教授課題組，集成電路學院唐建石、吳華強教授課題組與中科院蘇州納米所李清文研究員課題組合作完成的論文《基于後道CNT/IGZO CFET邏輯與模拟型RRAM的單片三維集成混合存算一體架構》（A Hybrid Computing-In-Memory Architecture by Monolithic 3D Integration of BEOL CNT/IGZO-based CFET Logic and Analog RRAM）在2022年微電子器件領域頂級會議——國際電子器件會議（IEEE International Electron Devices Meeting, IEDM）上獲得IEEE Brain最佳論文獎 (IEEE Brain Best Paper Award)。
圖1 獲獎證書
該獲獎論文提出了一種基于新型混合内存計算架構的單片三維集成芯片，可顯著提高芯片的能效和速度，為人工智能（AI）、高性能計算（HPC）等應用提供了頗有競争力的技術方案。在圖像超分辨率任務演示的性能評估中，該論文提出的芯片架構相對于傳統二維芯片具有近50倍的速度優勢。
圖2 基于單片三維集成的混合存算一體芯片架構。該芯片由3層組成：第一層為标準矽130 nm工藝的CMOS控制邏輯，第二層為基于HfO2 RRAM 1T1R陣列的存算一體層，第三層是基于CNT/IGZO的CFET用于後道邏輯、SRAM緩存和路由。
人工智能的快速發展對芯片的算力與能效提出了越來越高的要求。在過去幾年中，基于新型存儲器（如阻變存儲器RRAM，也稱憶阻器）的存算一體技術取得了巨大進展，模拟型RRAM陣列可以基于基爾霍夫定律和歐姆定律以極高的效率執行矩陣-向量乘法（MVM）運算，可大大加速神經網絡計算，其能效相比于傳統計算硬件可高出幾個數量級。
然而，實際神經網絡的計算還包含除MVM之外的許多其他操作，如邏輯、緩存、激活函數（如ReLU）和重排等，目前無法在RRAM陣列上有效執行，盡管這些操作可以使用矽CMOS電路實現，但這部分電路會占用很大一部分芯片面積（尤其是用于緩存的SRAM），大大降低基于RRAM的存算一體芯片的整體面積效率。此外，RRAM陣列和緩存之間需要通過總線進行的頻繁數據傳輸，有限的帶寬也會導緻顯著的延遲，限制計算的并行度。
為了解決這一挑戰，該論文提出了一種基于單片三維集成的混合存算一體架構，實現了矽CMOS邏輯層、基于RRAM的存算一體層和基于碳納米管（CNT）/氧化铟镓鋅（IGZO）互補場效應晶體管（CFET）的近存計算層的片上垂直堆疊，通過高密度層間通孔（ILV）提供的超高帶寬優勢，可以高效地實現大規模複雜神經網絡運算。此外，該論文利用後道兼容低溫工藝首次實現基于CNT/IGZO的後道CFET結構，以此為基礎單元實現後道CMOS近存計算功能層，實現神經網絡層之間的緩存和邏輯運算。
圖3 芯片橫截面TEM圖像。(a) 本工作展示芯片 (b) RRAM單元和CFET反相器 (c) HfO2基RRAM單元 (d) CFET反相器 (e) CFET共栅薄膜結構。比例尺=250 nm。
beat3652020級博士生安然和集成電路學院2019級博士生李怡為該論文共同第一作者，集成電路學院唐建石副教授、吳華強教授與beat365李正操教授為共同通訊作者。該研究獲得國家自然科學基金、北京市科技計劃、北京市集成電路高精尖創新中心、清華大學-浙江德清材料設計與産業創新聯合研究中心等的支持。
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